时序约束没有满足怎么把

1. 几种进行时序约束的方法

从最近一段时间工作和学习的成果中，我总结了如下。

按照从易到难的顺序排列如下：0. 核心频率约束这是最基本的，所以标号为0。1. 核心频率约束+时序例外约束时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。

但这还不是最完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在FPGA芯片内部。

2. 核心频率约束+时序例外约束+I/O约束I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时（InputDelay、OutputDelay）、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束，才是完整的时序约束。

FPGA作为PCB上的一个器件，是整个PCB系统时序收敛的一部分。FPGA作为PCB设计的一部分，是需要PCB设计工程师像对待所有COTS器件一样，阅读并分析其I/O Timing Diagram的。

FPGA不同于COTS器件之处在于，其I/O Timing是可以在设计后期在一定范围内调整的；虽然如此，最好还是在PCB设计前期给与充分的考虑并归入设计文档。正因为FPGA的I/O Timing会在设计期间发生变化，所以准确地对其进行约束是保证设计稳定可控的重要因素。

许多在FPGA重新编译后，FPGA对外部器件的操作出现不稳定的问题都有可能是由此引起的。3. 核心频率约束+时序例外约束+I/O约束+Post-fit Netlist引入Post-fit Netlist的过程是从一次成功的时序收敛结果开始，把特定的一组逻辑（Design Partition）在FPGA上实现的布局位置和布线结果（Netlist）固定下来，保证这一布局布线结果可以在新的编译中重现，相应地，这一组逻辑的时序收敛结果也就得到了保证。

这个部分保留上一次编译结果的过程就是Incremental Compilation，保留的网表类型和保留的程度都可以设置，而不仅仅局限于Post-fit Netlist，从而获得相应的保留力度和优化效果。由于有了EDA工具的有力支持，虽然是精确到门级的细粒度约束，设计者只须进行一系列设置操作即可，不需要关心布局和布线的具体信息。

由于精确到门级的约束内容过于繁多，在qsf文件中保存不下，得到保留的网表可以以Partial Netlist的形式输出到一个单独的文件qxp中，配和qsf文件中的粗略配置信息一起完成增量编译。4. 核心频率约束+时序例外约束+I/O约束+LogicLockLogicLock是在FPGA器件底层进行的布局约束。

LogicLock的约束是粗粒度的，只规定设计顶层模块或子模块可以调整的布局位置和大小（LogicLock Regions）。成功的LogicLock需要设计者对可能的时序收敛目标作出预计，考虑特定逻辑资源（引脚、存储器、DSP）与LogicLock Region的位置关系对时序的影响，并可以参考上一次时序成功收敛的结果。

这一权衡和规划FPGA底层物理布局的过程就是FloorPlanning。LogicLock给了设计者对布局位置和范围更多的控制权，可以有效地向EDA工具传递设计者的设计意图，避免EDA工具由于缺乏布局优先级信息而盲目优化非关键路径。

由于模块在每一次编译中的布局位置变化被限定在了最优的固定范围内，时序收敛结果的可重现性也就更高。由于其粗粒度特性，LogicLock的约束信息并不很多，可以在qsf文件中得到保留。

需要注意的是，方法3和4经常可以混合使用，即针对FloorPlanning指定的LogicLock Region，把它作为一个Design Partition进行Incremental Compilation。这是造成上述两种方法容易混淆的原因。

5. 核心频率约束+时序例外约束+I/O约束+寄存器布局约束寄存器布局约束是精确到寄存器或LE一级的细粒度布局约束。设计者通过对设计施加精准的控制来获得可靠的时序收敛结果。

对设计中的每一个寄存器手工进行布局位置约束并保证时序收敛是一项浩大的工程，这标志着设计者能够完全控制设计的物理实现。这是一个理想目标，是不可能在有限的时间内完成的。

通常的做法是设计者对设计的局部进行寄存器布局约束并通过实际运行布局布线工具来获得时序收敛的信息，通过数次迭代逼近预期的时序目标。不久前我看到过一个这样的设计：一个子模块的每一个寄存器都得到了具体的布局位置约束。

该模块的时序收敛也就相应地在每一次重新编译的过程中得到了保证。经过分析，这一子模块的设计和约束最初是在原理图中进行的，在达到时序收敛目标后该设计被转换为HDL语言描述，相应的约束也保存到了配置文件中6. 核心频率约束+时序例外约束+I/O约束+特定路径延时约束好的时序约束应该是“引导型”的，而不应该是“强制型”的。

通过给出设计中关键路径的时序延迟范围，把具体而微的工作留给EDA工具在该约束的限定范围内自由实现。这也是一个理想目标，需要设计者对每一条时序路径都做到心中有数，需要设计者分清哪些路径是可以通过核心频率和简单的时序例外约束就可以收敛的，哪些路径是必须制定MaxDelay和MinDelay的，一条也不能遗漏，并且还需要EDA工具“善解人意”的有力支持。

设定路径延时约束就是间接地设定布局布线约束，但是比上述3、4、5的方法更灵活，而且不失其准确性。通过时序约束而不是显式的布局和网表约束来达到时序收敛才是时序约束的真谛。

记得有网友说过“好的时序是设计出来的，不是约束出来的”，我一直。

2. 布局布线后建立时间不满足应该怎么办

1 虚拟时钟就是你希望系统跑的最高频率，软件根据这个时钟对布局布线结果进行计算，看是否有路径不满足建立保持时间。你要是不给，那系统按照1MHZ时钟来计算时序约束吗？那任何设计都不会有问题了

2 芯片内部延迟可以认为是已知的，一般各厂商的软件内都有各器件的详细参数，不需要设置。你既然已经知道关系表达式，那么时序约束其实就是对关系式里的 Tdata 也就是路径延迟组合逻辑延迟这一步进行计算（周期，建立、保持时间都是固定的无法改变），如有不满足的通过改变布线及寄存器位置减少延迟，若还不满足，只能更改设计了。

是否可以解决您的问题？

3. 神经网络中的约束满足,怎样才算是满足,怎么算是没有满足呢

约束满足神经网络摘要：针对一般人工神经网络不能用于求解包含矛盾的约束满足问题（CSP）的不足，本文依据神经网络的逻辑分析理论，提出了一个约束满足神经网络（CSNN）.CSNN体现了生物神经系统中的突触的控制原理，它由一个基本神经网和一个控制系统组成；基本网的作用是提供必要的约束，控制系统的作用不但能使约束成为自适应的，而且依据具体问题能够动态地、自动地删除基本解中的矛盾.关键词：神经网络；约束满足问题；约束满足神经网络；逻辑分析A Constraint Satisfaction Neural NetworkGUO Bao-long(Dept.of Measurement Control and Instrument,Xidian University,Xi'an 710071,China;)GUO Lei(Dept.of Automatic Control,Northwest Polytechnic University,Xi'an 710072,China)DAI Guan-Zhong(Dept.of Automatic Control,Northwest Polytechnic University,Xi'an 710072,China)Abstract:Although the operating of a general artificial neural network (NN) can eliminate the superior contradiction,its solution still contains the inferior contradiction〔8~11〕 which is unacceptable for actual problems such as the constraint satisfaction problems (CSPs) that contain contradictions.For this reason,a constraint satisfaction neural network (CSNN) based on the logical analytic theory of NNs is presented,which is composed of a general neural network named a basic network and a control system which has the adaptability to cope with complex problems.The former provides the necessary constraints and the latter gives the closed-open control for the constraints inside the basic network.Since contradictions in many natural problems are often inevitable,the property of the CSNN is of great significance for intelligent problems.Key words:neural networks;constraint satisfaction problems;constraint satisfaction neural networks;logical analysis▲1 引言已知变量集合有N个变量，要求在限定的取值范围内给各变量赋值，使其满足N个变量之间存在的相互约束〔1,2〕.这是一个基本的约束满足问题（CSP），求解CSP的约束满足网络（CSN）在人工智能中是十分重要的〔3〕，但CSN的解不能包含任何矛盾（否则无解）.然而，很多智能问题是包含矛盾的CSP，因为这类问题中包含有大量的局部判决和弱约束，例如，运动判决问题〔4〕和边界检测问题〔5,6〕，局部判决的模糊性必然导致判决与约束产生矛盾〔5~8〕.虽然稳定神经网的运行能消除优势矛盾〔8~11〕，但基本解中包含的劣势矛盾对于实际问题往往是不可接受的（尤其是当矛盾的范围很大时）.所以一般的神经网要经过改良成为约束满足神经网（CSNN）才能用于复杂问题的求解.改良的重要方法之一是：使约束对判决是否发挥作用成为可控制的.本文依据建立的神经网络逻辑分析理论〔8~11〕和生物突触的控制原理，提出了一个约束满足神经网，它由一个基本神经网和一个控制系统组成；控制系统不但能使约束成为自适应的，而且依据具体问题能够动态地、自动地删除基本解中的矛盾.CSNN的特点是适合于求解包含矛盾的智能问题.2 神经网络的逻辑分析理论设连续状态神经网络模型为式中pi对应神经元i的模势叫作基本状态，si是输出状态（称作现实）：si=g(pi),g(x)=tanh(ax),a>0,wij(sj)=tijsj,tij是实数. 定义1 规则函数wij(sj)是规则类型函数rij、规则强度Aij(Aij≥0)和模糊状态函数Hij(sj)的乘积：（2）规则类型函数rij是一个逻辑函数，它的定义域是{On,Off}，值域是{Y,N}，有9种类型〔9,10〕.表1给出了4种基本规则的神经实现，其中表1 四种规则的实现方案sgn(x)=1,x>0;sgn(x)=-1,x 规则类型类型函数r(x) 线性函数H(x) 状态值 Ⅰ r(x)=Sgn(x) H(x)=x 1≥x≥-1 Ⅱ r(x)=-Sgn(x) H(x)=x On=正值 Ⅲ r(x)=1 H(x)=(1+x)/2 Off=负值 Ⅳ r(x)=-1 H(x)=(1+x)/2 Y=1,N=-1 定理1 si的输出状态总是沿着删除动态矛盾的方向变化. 定理2 判决元输出状态的变化总是为了减少该判决的优势逻辑矛盾. 定义2 定义CM和SC分别为网络的总矛盾测度和网络的优势矛盾测度：（3）式中阶跃函数U(x)=0,x 定理3 所有判决元的输出状态不再变化的必要条件是SC=0.3 CSNN的控制原理和控制策略引理（约束控制的基础）若令规则强度是零，即：Aij=0，这等价于使连接断开，则该规则所有的一致和矛盾测度是零：DIij=0,DCij=0,LIij=0，和LCij=0. 令Aij=ρijaij，其中aij是实际的规则强度，Aij是等效的规则强度，且ρij是受控系数：如果连接wij被断开，那么ρij=0，否则ρij=1. 定义3 当给定一个外部输入后，约束满足神经网的解叫作特解，定义为当基本网的总矛盾测度CM=0时基本网内所有判决元给出的结论（逻辑状态On/Off）. 假设基本网是一个稳定的网；那么，怎样实施连接的开关控制而不破坏该网的稳定性呢？下文将表明：矛盾分析是解决该问题的一个有效方法. Shephered等人发现〔13,14〕真实神经系统中存在着突触受控机制.依据这种突触的受控机制，我们提出如下连接的控制结构模型（图1）.图1 连接的控制结构定义4 （门限控制器CT，见图1）：假设v是CT的输出，u是CT的输入，。